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临邑县住房和城乡建设局网站,北京百度seo工作室,湛江哪个论坛人气多,淘宝指数转换UCIe-3D 是在 UCIe 2.0 规范中正式引入的一个重磅炸弹。它标志着 Chiplet 互连从“平面拼图”#xff08;2.5D#xff09;进化到了“垂直盖楼”#xff08;3D#xff09;。 简单来说#xff0c;UCIe-3D 就是专门为“混合键合 (Hybrid Bonding)”设计的互连标准。 1. 为什么…UCIe-3D是在UCIe 2.0规范中正式引入的一个重磅炸弹。它标志着 Chiplet 互连从“平面拼图”2.5D进化到了“垂直盖楼”3D。简单来说UCIe-3D 就是专门为“混合键合 (Hybrid Bonding)”设计的互连标准。1. 为什么需要 UCIe-3D之前的 UCIe 1.0/1.1 主要解决的是2.5D 封装把两个芯片平放在硅中介层上。虽然也很近但信号还是要跑几毫米。而现在的3D 封装比如 AMD 的 X3D 技术直接把 Cache 叠在 CPU 脑袋上信号传输距离只有几微米。如果还用原来的 UCIe 标准PHY 电路太复杂、面积太大、功耗太高完全不划算。所以UCIe-3D 实际上是把物理层 (PHY) 做了极大的简化和瘦身。2. UCIe-3D 的核心技术指标特性UCIe-2.5D (标准版)UCIe-3D (新物种)封装形式平面并排 (Side-by-Side)垂直堆叠 (Face-to-Face / Face-to-Back)互连技术微凸块 (Micro-bump)混合键合 (Hybrid Bonding)凸点间距 (Pitch)25μm ~ 55μm 10μm (甚至 1μm)线密度几百根/mm²几万根/mm²物理层电路需要驱动器、ESD、简单的均衡几乎是直连 (反相器驱动)能效 (pJ/bit)~0.5 pJ/bit 0.1 pJ/bit(甚至忽略不计)3. UCIe-3D 怎么工作UCIe-3D 的物理层极其简单它甚至抛弃了传统的“发送-接收”概念更像是一个数字逻辑门。极简驱动因为距离极短微米级电容极小所以不需要强大的驱动器。一个简单的 CMOS 反相器就能把信号推过去。无需端接没有长线传输的反射问题所以不需要笨重的 50 欧姆端接电阻。海量并行因为连接点极小10μm可以在指甲盖大小的地方塞进几十万个连接点。所以它不需要把速度跑得很快比如只跑 2-4 Gbps靠数量取胜。4. 应用场景这就是为 HBM 替代者准备的UCIe-3D 的出现为以下两种场景提供了标准化的接口3D DRAM (HBM 杀手)以前如果你想把 DRAM 叠在 GPU 上你得自己设计私有接口像 Graphcore 那样。现在有了 UCIe-3D长鑫/海力士可以生产符合 UCIe-3D 标准的 DRAM 晶圆你买回来直接通过混合键合叠在你的 GPU 上就行。3D Cache / NoC (片上网络)把巨大的 L3 缓存或者片上网络交换机NoC做成一层单独的芯片垂直叠在计算核心上带宽几乎无限。总结UCIe-3D 是 Chiplet 的终极形态。它把两颗芯片之间的距离拉近到了“几乎相当于芯片内部连线”的程度。如果说 UCIe-2.5D 是把两栋楼连起来的走廊那 UCIe-3D 就是直接打穿楼板的电梯。